39.3 操作原理
  該小段描述sensor接口的操作模式
  CSI設計是為了支持普通的sensor接口時序以及CCIR656的視頻接口時序。傳統(tǒng)的CMOS傳感器典型使用SOF,HSYNC(消隱)，和PIXCLK信號
 給Bayer或者YUV輸出。智能CMOS傳感器，一般在片上都有圖像處理，并且通常都支持視頻模式的傳輸，它們使用了內(nèi)嵌的時序編碼來取代了SOF和BLANK信號。
 該時序編碼依據(jù)的標準就是CCIR656.
 39.3.1 門選通時鐘模式(Gated Mode)
   VSYNC，HSYNC,以及PIXCLK信號采用的都是門選時鐘模式(脈沖門)
 一個幀通常都開始于VSYNC的上升沿_||__,然后HSYNC信號開始變高HIGH,并且hold高電平整行數(shù)據(jù)(line)。并且當HSYNC信號是高電平的時候，
     pixel clock才是合法的像素時鐘，Data數(shù)據(jù)就是每HSYNC高電平期間，每個pixel clock上升沿讀取的數(shù)據(jù)才是有效數(shù)據(jù)。當HSYNC為低電平的時候
     那么該行就結(jié)束了。pixel clock就是不合法了，并且CSI也停止從stream中接收數(shù)據(jù)。然后等待下一行的HSYNC重復開始,最后重復VSYNC進入下一幀。
 39.3.2 非門選通時鐘模式(non-Gated Mode)
  該模式下，只有VSYNC和pixel clock兩個信號使用到，HSYNC是被忽略的。
  該模式下，總的時間是和gated mode一樣的,區(qū)別只是在于HSYNC信號。HSYNC是被CSI忽略的，所有的pixel clock時鐘所表示的數(shù)據(jù)都是合法的，
 其實區(qū)別就是Gate模式的pixel clock是一直開著的，而該模式下是和HSYNC同步進行了與門的操作，只保留了有效數(shù)據(jù)的pixel clock.所以pixel clock
 在非法數(shù)據(jù)時候是低電平。